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Index & Contents
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15 D 래치 및 D 플립-플롭
■ 실험목표
이 실험에서는 다음 사항들에 대한 능력을 습득한다.
래치로 SPDT 스위치의 되튐에 의한 영향을 제거하는 방법에 대한 입증
NAND 게이트와 인버터를 이용한 게이트를 D 래치 구성 및 시험
D 플립-플롭의 테스트 및 래치와 플립-플롭의 몇 가지 응용회로 조사
■사용부품
7486 quad XOR 게이트
7400 quad NAND 게이트
7404 hex 인버터
7474 dual D 플립-플롭
적색 LED
녹색 LED
저항 : 330Ω 2개, 1.0KΩ 2개
관련이론
이제까지 본 바와 같이 조합 논리회로는 출력이 순전히 입력에 의해서만 결정되는 회로이다. 순차 논리회로는 이전의 상태들에 관한 정보를 가지고 있다. 즉 차이는 순차회로를 메모리를 포함하고 있고 조합회로는 그렇지 않다는 점이다.
기본 메모리 단위는 래치(latch)이며, 래치는 어떤 데이터를 잡아들이고 저장하기 위해 피드백(feedback)을 사용한다. 래치는 두 개의 인버터, 두 개의 NAND 게이트 또는 두 개의 NOR 게이트로 구성될 수 있다. 이전의 상태를 기억하는 능력은 부울 대수로 쉽게 입증할 수 있다. 예를 들어 그림 15-1은 NAND 게이트로 만든 S-R 래치를 보여주고 있다, 이 회로는 스위치의 되튐에 의한 영향을 제거하는데 널리 사용되며 4개의 래치가 들어있는 IC(74LS279)로 공급되고 있다.
기본 래치의 간단한 변형으로는 그림 15-2에 보인 것과 같이 조종 게이트들과 인버터의 추가를 들 수 있다. 이 회로는 게이티드(gated) D(data 약자) 래치라 불린다. Enable 입력은 Enable이 참일 때 D 입력의 데이터가 출력으로 옮겨지는 것을 허용한다. Enable이 참이 아닐 때에는 마지막 상태 (Q와 Q)가 래치된다. 이 회로는 IC 형태(7475A quad D 래치)로 공급되고 있다. 이 IC에는 4개의 래치가 들어있으나 Enable 신호는 2개만 있어 공유된다.
설계 문제들은 공통 펄스원을 사용하여 시스템 내의 모든 상태 변화가 동기 되어 (동시에) 일어나도록 함으로써 자주 단순화된다. 이 공통 펄스를 클럭(clock)이라 부른다. 출력의 상태 변화는 항상 클럭 펄스의 상승 또는 하강 에지(edge)에서만 일어난다. 어떤 IC들에는 원할 때는 언제든지 직접 출력을 셋(set) 시키거나 리셋(set) 시킬 수 있는 추가의 입력들이 있다. 클럭 펄스가 필요하지 않기 때문에 이러한 입력들은 비동기(asynchronous)입력이라고 표기된다. 상승(positive) 에지-트리거 되…(생략)
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KΩ 2개 관련이론 이제까지 본 바와 같이 조합 논리회로는 출력이 순전히 입력에 의해서만 결정되는 회로이다. 기본 래치의 간단한 변형으로는 그림 15-2에 보인 것과 같이 조종 게이트들과 인버터의 추가를 들 수 있다. 디지털 공학 업로드 15 D 래치 및 D 플립-플롭 예비, 결과보고서 레포트 TB . 디지털 공학 업로드 15 D 래치 및 D 플립-플롭 예비, 결과보고서 레포트 TB . 디지털 공학 업로드 15 D 래치 및 D 플립-플롭 예비, 결과보고서 레포트 TB . 설계 문제들은 공통 펄스원을 사용하여 시스템 내의 모든 상태 변화가 동기 되어 (동시에) 일어나도록 함으로써 자주 단순화된다. Enable 입력은 Enable이 참일 때 D 입력의 데이터가 출력으로 옮겨지는 것을 허용한다.hwp [디지털 공학] 15 D 래치 및 D 플립-플롭 예비, 결과보고서.hwp [디지털 공학] 15 D 래치 및 D 플립-플롭 예비, 결과보고서. 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